TMS32C6414EZLZ5E0 - Texas Instruments - PROCESSORI DI SEGNALE DIGITALE A PUNTO FISSO

Dettaglio rapido:

 

PROCESSORI DI SEGNALE DIGITALE A PUNTO FISSO

 

 

Descrizione:

 

I TMS320C64x™ DSPs (i dispositivi compresi TMS320C6414, TMS320C6415 e TMS320C6416) sono la generazione del punto fisso più ad alto rendimento DSP nella piattaforma di TMS320C6000™ DSP. Il dispositivo di TMS320C64x™ († di C64x™) è basato sull'architettura ad alto rendimento e avanzata di seconda generazione di (VLIW) di molto-lungo-istruzione-parola di VelociTI™ (VelociTI.2™) sviluppata da Texas Instruments (TI), rendente questi DSPs una scelta eccellente per le applicazioni multicanali e multifunzionali. Il C64x™ è un membro codice-compatibile della piattaforma di C6000™ DSP. Con la prestazione di fino a 5760 milione istruzioni al secondo (MIPS) ad una frequenza di clock di 720 megahertz, le soluzioni redditizie di offerta dei dispositivi di C64x alle sfide di programmazione ad alto rendimento di DSP. I C64x DSPs possiedono la flessibilità operativa dei regolatori ad alta velocità e la capacità numerica delle unità di elaborazione di matrice.

L'unità di elaborazione del centro di C64x™ DSP ha 64 registri per tutti gli usi della lunghezza della parola di 32 bit e di otto moltiplicatori funzionali altamente indipendenti delle unità-due per un risultato di 32 bit e sei unità (ALUs) di logica aritmetica — con le estensioni di VelociTI.2™. Le estensioni di VelociTI.2™ nelle otto unità funzionali comprendono le nuove istruzioni accelerare la prestazione nelle applicazioni chiave ed estendere il parallelismo dell'architettura di VelociTI™. Il C64x può produrre quattro 16 bit moltiplicare-accumula (MACs) per ciclo per complessivamente 2880 milione mackintosh al secondo (MMACS), o otto mackintosh di 8 bit per ciclo per complessivamente 5760 MMACS. Il C64x DSP inoltre ha la logica caratteristica dell'applicazione dell'hardware, la memoria del su chip ed unità periferiche supplementari del su chip simili agli altri dispositivi della piattaforma di C6000™ DSP.

Il dispositivo C6416 ha due coprocessori incastonati ad alto rendimento [coprocessore del coprocessore del decodificatore di Viterbi (VCP) e del decodificatore di Turbo (TCP)] quello accelera significativamente il su chip delle operazioni di Manica-decodifica. Il VCP che funziona all'orologio divided-by-4 del CPU può decodificare oltre 600 7.95-Kbps canali adattabili di voce di multi-rate (AMR) [K = 9, R = 1/3]. Il VCP sostiene le lunghezze di vincolo K = 5, 6, 7, 8 e 9, i tassi R = 1/2, 1/3 e 1/4 e polinomi flessibili, mentre genera le decisioni dure o le decisioni morbide. TCP che funziona all'orologio del CPU

divided-by-2 può decodificare fino a quarantatre 384-Kbps o sette canali codificati turbo 2-Mbps (che ammettono 6 ripetizioni). TCP implementa l'algoritmo del max*log-map ed è destinato a sostenere tutti i polinomi e tassi richiesti dai progetti di terza generazione di associazione (3GPP e 3GPP2), con la lunghezza della struttura e il interleaver completamente programmabili di turbo. Fermare e delle ripetizioni il numero quale i parametri di decodifica i criteri sono inoltre programmabili. Le comunicazioni fra il VCP/TCP ed il CPU sono effettuate attraverso il regolatore dell'EDMA.

Il C64x usa ad un'architettura basata a nascondiglio a due livelli ed ha un insieme potente e diverso delle unità periferiche. Il cache di programma del Livello 1 (L1P) è un cache tracciato diretto 128-Kbit ed il cache di dati del Livello 1 (L1D) è un cache insieme-associativo bidirezionale 128-Kbit. La memoria del Livello 2/cache (L2) consiste di uno spazio di memoria 8-Mbit che è diviso fra il programma e lo spazio di dati. La memoria L2 può essere configurata come la memoria o combinazioni tracciata di cache (fino ai byte 256K) e di memoria tracciata. L'insieme periferico include tre porte seriali attenuate multicanali (McBSPs); una prova universale di 8 bit e le operazioni PHY collegano per il porto dello schiavo di (ATM) di Asynchronous Transfer Mode [schiavo di UTOPIA] (C6415/C6416 soltanto); tre temporizzatori per tutti gli usi di 32 bit; un 16 bit o un'interfaccia utente-configurabile del ospite-porto di 32 bit (HPI16/HPI32); un'interconnessione (PCI) [C6415/C6416 della componente periferica soltanto]; un porto per tutti gli usi dell'ingresso/uscita (GPIO) con 16 perni di GPIO; e due interfacce esterne glueless di memoria (64 bit EMIFA e ‡ di 16 bit EMIFB), di cui tutt'e due sono capaci di collegamento alle memorie sincrone ed asincrone ed alle unità periferiche.

Il C64x ha un insieme completo degli strumenti di sviluppo che include: un compilatore C avanzato con i potenziamenti di C64x-specific, un ottimizzatore dell'assemblea per semplificare programmazione e programmazione e un'interfaccia del debugger di Windows™ per la visibilità nell'esecuzione di codice sorgente.

 

 

Applicazioni:

 

-- Digital a punto fisso più ad alto rendimento

Unità di elaborazione di segnale (DSPs)

− 2, 1,67-, 1,39 volte di ciclo di istruzione di NS

− 500-, 600-, frequenza di clock 720-MHz

Istruzioni/ciclo di 32 bit del − otto

Operazioni/ciclo del − ventotto

− 4000, 4800, 5760 MIPS

− completamente Software-Compatibile con C62x™

Dispositivi del − C6414/15/16 Pin-Compatibili

-- Estensioni di VelociTI.2™ a VelociTI™

Molto-Lungo-Istruzione-Parola avanzata

(VLIW) Il centro di TMS320C64x™ DSP

Unità funzionali altamente indipendenti del − otto con le estensioni di VelociTI.2™:

Gli allumini del − sei (32-/40-Bit), ciascuno sostiene il singolo 32 bit, il 16 bit doppio, o aritmetica di 8 bit del quadrato per ciclo di clock

Supporto di moltiplicatori del − due

Quattro 16 16 bit di x si moltiplica

(risultati di 32 bit) per ciclo di clock o

Otto 8 8 bit di x si moltiplica

(risultati di 16 bit) per ciclo di clock

Architettura del Carico-Deposito Non Allineata −

registri per tutti gli usi di 32 bit del − 64

L'imballaggio dell'istruzione del − riduce la dimensione di codice

− tutte le istruzioni condizionali

-- Caratteristiche dell'insieme delle istruzioni

− indirizzabile per byte (dati 8-/16-/32-/64-Bit)

protezione di straripamento di 8 bit del −

Estratto del Pezzo-Campo del −, insieme, radura

Normalizzazione del −, saturazione, Pezzo-Contante

Ortogonalità aumentata VelociTI.2™ del −

-- Coprocessore del decodificatore di Viterbi (VCP) [C6416]

Supporti del − oltre il Amr 600 7.95-Kbps

Parametri di codice programmabili del −

-- Coprocessore del decodificatore di Turbo (TCP) [C6416]

Il − sostiene fino a 7 2-Mbps o 43 384-Kbps 3GPP (6 ripetizioni)

Parametri programmabili di codice e di decodifica di Turbo del −

-- Architettura di memoria L1/L2

nascondiglio di programma del − 128K-Bit (16K-Byte) L1P (diriga tracciato)

i dati del − 128K-Bit (16K-Byte) L1D nascondono (Insieme-Associativi bidirezionali)

il − 8M-Bit (1024K-Byte) L2 ha unificato RAM/Cache tracciato (assegnazione flessibile)

-- Due interfacce esterne di memoria (EMIFs)

64 bit del − uno (EMIFA), un 16 bit (EMIFB)

Interfaccia di Glueless del − ad asincrono

Memorie (SRAM ed EPROM) e

Memorie sincrone (SDRAM,

SBSRAM, ZBT SRAM e FIFO)

spazio di memoria esterno indirizzabile totale del − 1280M-Byte

-- Direct Memory Access migliorato (EDMA)

Regolatore (64 canali indipendenti)

-- Interfaccia (HPI) del Ospite-Porto

Larghezza Utente-Configurabile del bus del − (32-/16-Bit)

-- 32-Bit/33-MHz, PCI 3.3-V master/slave

L'interfaccia si conforma alla specificazione 2,2 del PCI

[C6415/C6416]

Registri di indirizzo del bus del PCI del − tre:

Memoria di Prefetchable

Ingresso/uscita Non-Prefetchable di memoria

Interfaccia a quattro vie di pubblicazione periodica EEPROM del −

Richiesta di interruzione del PCI del − sotto DSP

Controllo di programma

Interruzione del − DSP via il ciclo dell'ingresso/uscita del PCI

--Tre porte seriali attenuate multicanali

− I/F diretto a T1/E1, MVIP, corniciai di SCSA

− fino a 256 canali ciascuno

St-Bus-Commutazione del −, AC97-Compatible

Interfaccia periferica di serie (SPI) del −

Compatibile (Motorola™)

 Tre temporizzatori per tutti gli usi di 32 bit

 Prova ed operazioni universali PHY

Interfaccia per il BANCOMAT (UTOPIA) [C6415/C6416]

Regolatore di BANCOMAT dello schiavo del Livello 2 di UTOPIA del −

l'8 bit del − trasmette e riceve le operazioni

fino a 50 megahertz per direzione

Formato definito dall'utente delle cellule del − fino a 64 byte

 Sedici perni per tutti gli usi dell'ingresso/uscita (GPIO)

 Generatore di orologio flessibile di PLL

 IEEE-1149.1 († DI JTAG)

Frontiera-Ricerca-Compatibile

-- pacchetto di (BGA) di matrice di griglia della palla 532-Pin

(Suffissi di GLZ, di ZLZ e di CLZ), una palla da 0,8 millimetri

Passo

 processo del metallo del Cu 0.13-µm/6-Level (CMOS)

 3.3-V I/Os, 1.2-V/1.25-V interno (500 megahertz)

 3.3-V I/Os, 1.4-V interno (600 e 720 megahertz)

 

 

Specifiche:

 

Schede	TMS320C6414-16
Foto del prodotto	532-FCBGA-ZLZ
Imballaggio di serie	60
Categoria	Circuiti integrati (ICs)
Famiglia	Incastonato - DSP (processori di segnale digitale)
Serie	TMS320C6414T/15T/16T
Imballaggio	Vassoio
Tipo	Punto fisso
Interfaccia	Interfaccia ospite, McBSP
Frequenza di clock	500MHz
Memoria non volatile	Esterno
Su Chip RAM	1.03MB
Tensione - ingresso/uscita	3.30V
Tensione - il centro	1.20V
Temperatura di funzionamento	0°C ~ 90°C
Tipo del montaggio	Supporto di superficie
Pacchetto/caso	532-BFBGA, FCBGA
Pacchetto del dispositivo del fornitore	532-FCBGA (23x23)

 

 

Vantaggio competitivo:

 

Garanzia: 180 giorni!
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